울산 = 인더뉴스 제해영 기자ㅣ㈜태성환경연구소(회장 윤기열/대표이사 김석만) 나노FAB기술개발센터는 셀(데이터저장 장소) 어레이 변형을 통해 3.5F² DRAM 기술을 세계 최초로 개발했다고 4일 밝혔습니다.(본지 2024년 10월 04일자 <“기존 D램보다 성능 2배↑”…국내 중소기업, 반도체 ‘新기술’ 만들었다> 기사 참조)

 

AI의 활용이 확대되면서 데이터센터를 비롯해 AI 서버 등에 차세대 메모리 수요가 늘어나고 있습니다. 이러한 차세대 메모리는 고용량, 고속연산, 고성능, 저전력의 특성이 필요합니다.

 

특히, 데이터센터의 전력 소비량 중 메모리 14%와 메모리가 제대로 동작하기 위해 소모되는 팬(PAN) 전력 5%를 포함하면 20%에 육박하는 전력을 메모리가 소모하고 있습니다.

 

이에 따라 MS, 구글, 메타 등은 AI 인프라 투자가 진행될수록 탄소중립 목표 달성에서 멀어지고 있는데요. 최근 엔비디아는 이에 대응하기 위해 AI 가속기에 소비전력이 낮은 HBM(고대역폭 메모리; 적층구조)을 탑재하는 방향으로 대응하고 있습니다.

 

HBM(High Bandwidth Memory; 고대역 메모리)은 구조상 전력소모와 발열을 제어하는 데 어려움이 큽니다. 이에 따라 메모리 제조사들은 4F² (F²는 메모리 셀 크기 단위; 앞 숫자가 작을수록 고집적), 3D DRAM(셀을 수직으로 쌓는 구조) 등 새로운 구조의 저전력 DRAM 개발에 박차를 가하고 있습니다.

 

AI 패권이 달린 차세대 DRAM의 개발 경쟁이 치열한 상황에서 전 세계 DRAM 엔지니어들에게 떨어진 과제는 공정의 미세화, HBM 패키징(하이브리드 본딩) 등 여러 분야가 있겠지만 가장 기본은 칩 크기를 줄이면서 용량은 늘리는 것입니다.

 

이번에 태성환경연구소가 개발한 신기술이 반도체의 용량을 획기적으로 늘릴 수 있다는 주장입니다.

 

이와 관련 정혁제 개발실장은 “3.5F² DRAM은 현재 주요 DRAM 제조사가 양산 중인 6F², 개발중인 4F² 보다 집적도가 높은 구조”라며 “6F² 대비 4F²의 차이점은 셀을 수직으로 세운 구조인데, 3.5F² 역시 수직배열이다”라고 설명했습니다.

 

이어 “현재 개발 경쟁이 치열한 3D DRAM이 4F²의 조합으로 이루어진 구조”라며 “4F²가 3.5F²로 전환되면, 3.5F²가 3D DRAM에도 적용되는 셈인데, 이 경우 집적도와 용량은 기존 대비 더 크게 증가하게 된다”고 덧붙였습니다.

 

 

여기에 전력소모 측면에서도 탁월한 성능을 발휘한다는 것도 신기술의 장점으로 꼽힙니다. 임채록 개발총괄이사는 “셀 하나에 걸치는 비트라인(데이터를 저장할 셀을 선택하는 신호라인)의 길이가 4F²의 0.866배가 되고, 이 길이가 13.4%(2-1.732)F/2F) 수축되고, 서브블록에 걸치는 비트라인의 길이도 13.4% 수축된다”고 설명했습니다.

 

그는 “셀이 수축할 때도 워드라인(비트라인과 교차하는 라인; 이 지점에 데이터 저장) 간의 간격과 필라(pillar; 기둥형 커패시터) 형상 간의 간격은 최소 패터닝(형상) 크기, 즉 1F를 유지해야 하는데, 워드라인을 이층 구조로 하고 필라 형상들은 육각형(벌집) 모양으로 배치해 이를 구현했다”고 설명했습니다.

 

결과적으로, 이 구조는 기존 6F² 기준으로 셀 면적의 40~50% 정도를, 4F² 대비 10~15% 정도를 줄일 수 있게 되는데요. 이에 따라 셀에 데이터를 쓰고 읽을 때, 서브블록에 걸치는 비트라인 상에 걸리는 전압이 감소해 전력도 감소한다는 겁니다.

 

임채록 이사는 이러한 구조가 가능해진 과정에 대해서도 자세하게 설명했습니다.

 

그는 “이 구조를 설계하고 HFSS, LT Spice, TCAD 툴을 활용해 공정 시물레이션, 소자 시물레이션, DRAM 셀 검증 등을 진행해 특성을 분석했고, HFSS 툴을 이용해 기하학적 모델링, Boundary, Excitation 조건 설정, 주파수 분석을 진행했다”고 했습니다.

 

이어 “비트라인, 워드라인의 커패시턴스 및 Cb/Cs ratio의 계산을 진행해 검증했다”면서 “DRAM 셀 구조에서의 셀 트랜지스터 특성을 분석해 전기적 특성을 예측했고, 셀 트랜지스터의 Retention time과 Write time 성능을 검증했다”고 말했습니다.

 

 

무엇보다도 신기술이 상용화 가능성이 높다는 게 개발사가 강조하는 입장입니다.

 

윤기열 태성환경연구소 회장은 “이번에 개발된 셀 구조는 범용 DRAM의 용량 증가는 물론 HBM이나 3D DRAM의 용량 증가에도 활용될 수 있기 때문에 실용적으로 중요한 기술개발”이라고 말했습니다.

 

이어 그는 “기술개발은 (주)태성환경연구소 나노FAB기술개발센터의 연구원들과 협력 전문가 그룹의 UNIST 정홍식 교수, 울산대학교 김용수 교수, 오산대학교 김대영 교수, 부산대학교 이재현 교수 등의 자문을 받아 진행했고, 국내외에 특허출원 (국내 20건, 해외 10건) 중이고, 곧 등록될 예정”이라고 덧붙였습니다.

 

☞ 용어 설명

 

*3.5F2 DRAM 설계 및 검증에 활용한 툴

- HFSS: 고주파 전자기 해석 SW

- Virtuoso: 전자설계 자동화 SW

- TCAD: 반도체 공정 및 디바이스 최적화 SW

- LT-Spice: 아날로그 회로 설계 SW

- OrCAD: 전자회로 설계 및 시뮬레이션